Description

La MCIO PCIe FMC est une carte mezzanine FPGA conçue pour apporter la connectivité MCIO à haut débit aux plateformes de développement FPGA et SoC adaptatifs. Elle prend en charge les liaisons PCIe Gen4 par câble, jusqu’à 8 voies ou en configuration double à 4 voies (2x4), ce qui permet de s’interfacer directement avec des appareils à haute performance comme les SSD NVMe, les GPU, les accélérateurs sur mesure et d’autres cartes FPGA. La carte intègre deux réamplificateurs PCIe TI DS320PR810 qui compensent les pertes de signal et assurent une intégrité du signal fiable sur les câbles et les adaptateurs MCIO. Pour des renseignements plus détaillés sur la MCIO PCIe FMC, y compris les fiches techniques, les schémas et les conceptions d’exemple, veuillez consulter la fiche technique.

• Connecteur MCIO PCIe à 8 voies
• Prend en charge le mode hôte et le mode périphérique, déterminés par un signal logique
• Prend en charge jusqu’à PCIe Gen4
• 2 réamplificateurs PCIe TI DS320PR810
• FMC HPC conforme à la norme VITA 57.1
• Prend en charge une large gamme de tensions d’E/S (VADJ) : de 1,2 V à 3,3 V
• Conceptions de référence pour plusieurs cartes de développement FPGA et MPSoC
• Un soutien technique direct

Utilisation prévue et conformité

MCIO PCIe FMC est une carte mezzanine FMC, un sous-ensemble destiné à être incorporé dans un appareil par des intégrateurs professionnels. Elle n'a aucune fonction autonome : elle ne fonctionne que montée sur une carte porteuse FMC compatible et pilotée par une conception FPGA réalisée par l'intégrateur. Opsero a évalué la compatibilité électromagnétique de la carte dans les conditions de référence décrites dans ses notes d'intégration CEM et déclare la conformité sur cette base. L'intégrateur est responsable de la conformité de l'appareil dans lequel la carte est incorporée, y compris son boîtier, son câblage, son alimentation et son micrologiciel. Il s'agit d'un équipement de classe A : dans un environnement résidentiel, il peut provoquer des perturbations radioélectriques, auquel cas l'utilisateur peut être tenu de prendre des mesures adéquates.

Déclarations et renseignements à l’appui : Conformité des produits. Notes d’intégration CEM.

Foire aux questions

Quelles vitesses de liaison PCIe sont prises en charge?

Ce produit prend en charge jusqu’à PCIe Gen4 (16 Gbit/s par voie) sur les 8 voies.

Quelles tensions d’E/S FPGA (VADJ) la MCIO PCIe FMC prend-elle en charge?

La MCIO PCIe FMC a été conçue avec des adaptateurs de niveau qui lui permettent de prendre en charge toute tension VADJ de 1,2 V à 3,3 V c.c.

La MCIO PCIe FMC est-elle compatible avec ma carte FPGA?

De façon générale, la carte de développement FPGA doit posséder des émetteurs-récepteurs gigabit pour utiliser la MCIO PCIe FMC, et ces émetteurs-récepteurs doivent être reliés aux broches DP0 à DP7 du connecteur FMC. Elle doit aussi pouvoir fournir une tension VADJ de 1,2 V à 3,3 V c.c. Veuillez visiter le site du produit pour obtenir la liste des cartes FPGA compatibles et le détail des exigences de compatibilité.

Dois-je acheter un bloc IP pour utiliser la MCIO PCIe FMC?

Pour les applications génériques : ce produit peut être utilisé avec des cœurs IP gratuits comme Aurora dans les applications génériques où l’on cherche une connectivité à haut débit entre deux circuits FPGA. Dans ces applications, aucun bloc IP payant n’est nécessaire.

Pour les applications PCIe : l’exigence minimale pour interfacer un FPGA avec un périphérique PCIe est un cœur IP PCIe, et ces cœurs sont généralement payants. Cela dit, bien des cartes de développement FPGA possèdent aujourd’hui un FPGA doté d’un bloc PCIe intégré. Si votre carte FPGA possède un bloc PCIe intégré et que les émetteurs-récepteurs gigabit correspondants sont acheminés vers le connecteur FMC, vous n’aurez besoin d’aucun bloc IP payant pour utiliser la MCIO PCIe FMC. Les conceptions de référence reposent sur le bloc PCIe intégré de Xilinx et permettent d’accéder à un SSD NVMe U.2 sous PetaLinux. Dans ce cas d’usage, le protocole NVMe est pris en charge par le système d’exploitation, ou plus précisément par le microprocesseur embarqué. Si votre application exige que le protocole NVMe soit traité dans la matrice du FPGA, un bloc IP payant pourrait être nécessaire.